자일링스는 향후 10년간 ‘모든 프로그래머블’ 디바이스의 디자인 생산성을 높이기 위해 새롭게 구축된 IP 및 시스템 중심 디자인 환경, 비바도TM 디자인 수트(Vivado Design Suite)를 발표했다.
비바도는 프로그래머블 로직과 IO의 디자인 속도를 높여줄 뿐만 아니라 디바이스에 3D 스택 실리콘 인터커넥트 기술, ARM 프로세싱 시스템, AMS(Analog Mixed Signal), 상당수의 IP (intellectual-property) 코어 등을 통합하여 프로그래머블 시스템 통합 및 구현을 가속화한다. 경쟁사의 개발 환경보다 최대 4 배 높은 생산성을 제공하는 이 비바도 디자인 수트는 프로그래머블 시스템 통합과 구현에서 발생하는 주요 병목현상을 처리한다.
자일링스의 플랫폼 개발 수석 부사장인 빅터 펭 (Victor Peng)씨는 “비바도 툴은 자일링스의 엔지니어들이 보다 높은 생산성과 빠른 출시속도, 프로그래머블 로직을 넘어 프로그래머블 시스템 통합까지의 능력을 필요로 하는 고객을 위해 2008년에 시작하여 이룩해낸 역작이다. 지난 12 개월 동안 최대 처리용량과 대역폭을 위해 스택 실리콘 인터커넥트 기반 버텍스-7 FPGA 디바이스를 사용하는 고객사를 포함해 100 여 개 고객사 및 얼라이언스 프로그램 회원사에서 베타 테스트를 거쳤다.”라고 말했다.
비바도 디자인 환경
비바도 디자인 수트는 완전히 새로운 세대 시스템-IC 레벨 툴이 고도로 통합되어 있고 공유된 확장형 데이터 모델과 공통된 디버그 환경의 백본에 모든 것이 구축되어 있는 디자인 환경(IDE: Integrated design environment)을 제공한다. 또한 이것은 AMBA AXI4 인터커넥트 사양, IP-XACT IP 패키징 메타데이터, Tcl(Tool Command Language), SDC(Synopsys Design Constraints) 및 사용자 요구사항에 맞춰 디자인 흐름을 용이하게 해주는 기타 사항 등의 산업 표준에 기반하고 있는 오픈 환경이다. 자일링스는 모든 프로그래머블 기술 조합이 가능한 비바도 툴을 구축하였으며, 이는 100M ASIC 상당의 게이트 디자인까지 확장이 가능하도록 디자인되어 있다.
통합의 병목현상을 처리하기 위해 비바도 IDE에는 C 기반 알고리즘 IP를 신속하게 합성 검증할 수 있는 ESL (electronic system level) 디자인 툴, 재활용을 위한 알고리즘 IP와 RTL IP 모두의 표준 기반 패키징, 표준 기반 IP 스티칭, 모든 종류의 시스템 빌딩 블록의 시스템 통합, 3 배 더 빠른 시뮬레이션을 통한 블록 및 시스템의 검증 등이 포함되어 있으며, 하드웨어 코-시뮬레이션은 100 배의 성능을 제공하고 있다.
또한 비바도 툴에는 구현되는 병목현상을 처리하기 위해 계층적 디바이스 에디터 및 플로어 플래너, 3-15배 더 빠른 로직 합성 툴과 업계 최고의 시스템 베리로그(SystemVerilog) 지원, 그리고 분석을 이용하여 타이밍, 와이어 길이, 경로 혼잡 같은 다수의 가변 ‘비용’ 함수를 최소화하는 4 배 더 빠르고 더 결정론적인 위치와 루트 엔진 등이 포함되어 있다. 이 점증적 흐름은 ECO(Engineering Change Order)로 유발된 변화들을 디자인 중 작은 부분의 재 구현만으로도 손쉽게 처리될 수 있도록 하면서 성능은 그대로 유지시켜 준다. 마지막으로, 새로운 공유 확장형 데이터 모델, 툴이 제공하는 전력, 타이밍, 영역을 활용하여 디자인 흐름의 모든 단계를 예측하기 때문에 먼저 분석을 한 다음 자동 클록 게이팅(automated clock gating) 같은 통합 기능으로 최적화 할 수 있다.
브로드컴(Broadcom) 유럽의 하드웨어 개발 엔지니어링 매니저인 폴 롤피(Paul Rolfe)씨는, “비바도 디자인 수트와 버텍스-7 2000T FPGA의 결합은 프로그래머블 로직 업계에 패러다임 변화를 가져왔다. 비바도는 브로드컴이 수동 평면작업이나 파티셔닝 없이도 업계 최고용량의 FPGA를 디자인할 있도록 해주었다.”라며, “자사는 자일링스가 실리콘과 소프트웨어에 가져온 이 혁신에 큰 감명을 받았다.”라고 덧붙였다.
